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24LC21A
FIGURE 3-5:
SCL
BUS TIMING START/STOP
V HYS
SDA
T SU : STA
Start
T HD : STA
T SU : STO
Stop
FIGURE 3-6:
BUS TIMING DATA
SCL
T F
T LOW
T HIGH
T R
SDA
IN
T SU : STA
T SP
T HD : STA
T HD : DAT
T SU : DAT
T SU : STO
T BUF
SDA
OUT
T AA
T AA
3.1.6
SLAVE ADDRESS
FIGURE 3-7:
CONTROL BYTE
After generating a Start condition, the bus master
transmits the slave address consisting of a 7-bit device
ALLOCATION
code ( 1010000 ) for the 24LC21A.
The eighth bit of slave address determines whether the
Start
Read/ Write
master device wants to read or write to the 24LC21A
Slave Address
R/ W
A
(Figure 3-7).
The 24LC21A monitors the bus for its corresponding
slave address continuously. It generates an
Acknowledge bit if the slave address was true and it is
not in a programming mode.
1
0
1
0
0
0
0
Operation
Read
Write
DS21160G-page 8
Slave Address
1010000
1010000
R/W
1
0
? 2008 Microchip Technology Inc.
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